10 層以上的 EUV 技術(shù)鋪用，創(chuàng)新打破當今芯片掩模數(shù)量增加的膨脹傳統(tǒng)，充分展現(xiàn)芯片設(shè)計 DTCO 效果，讓測試芯片的邏輯密度增加 1.84 倍，能效增加 15%，功耗降低 30%，率先拉開 2020 HVM 的工藝預定序幕。

本月，在 2019 IEEE IEDM 會議上，臺積電用一篇新論文概述了其 5nm 工藝的初步成果。

5nm 工藝，將會成為目前采用 N7 或 N7P 工藝的客戶未來的新選擇，因為它采用了這兩個工藝的部分設(shè)計原則：新的 N5 工藝將保證 7nm 變體的全節(jié)點增加，并在 10 層以上廣泛使用 EUV 技術(shù)，減少了生產(chǎn) 7nm 過程中的步驟。新的 5nm 工藝還實現(xiàn)了臺積電的下一代（第五代）鰭式場效應(yīng)晶體管（FinFET）技術(shù)。

關(guān)鍵參數(shù)披露

臺積電聲稱，5nm EUV 工藝的整體改變在于：邏輯密度增加約 1.84 倍，能效增益 15%，功耗降低 30%。目前對 256Mb 的 SRAM 和一些邏輯芯片進行測試，平均產(chǎn)率為 80%，產(chǎn)率峰值大于 90%。因此，盡管可以將尺寸縮小到現(xiàn)代移動芯片，產(chǎn)率就低很多。該技術(shù)目前處于風險生產(chǎn)階段，計劃于 2020 年上半年實現(xiàn)量產(chǎn)。這意味著基于 5nm 共工藝的芯片將在 2020 年下半年準備就緒。

目前，臺積電 7nm 工藝的晶體管密度約為 96.27MTr/mm2，這意味著新的 5nm 工藝應(yīng)該在 177.14MTr/mm2 左右。

作為把控生產(chǎn)風險的一部分，工廠在生產(chǎn)大量的測試芯片，以驗證工藝是否正常工作。對于 5nm，臺積電披露了這樣兩款芯片：一款基于 SRAM，另一款結(jié)合了 SRAM、邏輯和 IO。

對于 SRAM 芯片，TSMC 展示了同時具有高電流（HC）和高密度（HD）的 SRAM 單元，其大小分別為 25000nm2 和 21000nm2。臺積電正以目前最小尺寸的說法，積極推廣其高密度 SRAM 單元。

關(guān)于組合芯片，臺積電表示，該芯片由 30% 的 SRAM、60% 的邏輯（CPU/GPU）和 10% 的 IO 組成。芯片中有 256Mb 的 SRAM 單元，這意味著我們可以計算一下其面積大小。一個 256Mb SRAM 單元大小在 21000nm2，給出了 5.376mm2 的芯片面積。臺積電表示，該芯片不包括自修復電路，這意味著我們不需要添加額外的晶體管來實現(xiàn)這一功能。如果 SRAM 單元占芯片的 30%，那么整個芯片應(yīng)該在 17.92mm2 左右。

對于這種芯片，臺積電公布的平均產(chǎn)率約為 80%，每片晶圓的產(chǎn)率峰值超過 90%。知道了成品率和晶粒尺寸，我們可以使用一個在線晶圓/晶粒計算器來推斷缺陷率。簡單起見，我們假設(shè)芯片是方形的，我們可以調(diào)整缺陷率，使成品率等于 80%。通過計算器，以 300mm 晶圓和 17.92mm2 的晶粒計算，每個晶圓中存在 3252 個晶粒。80% 的成品率意味著每個晶圓有 2602 個合格的晶粒，這相當于缺陷率為每平方厘米 1.271 個。

因此，一個 17.92mm2 的晶粒并不能表明這是一個高性能的現(xiàn)代工藝芯片。新工藝做文章的第一個芯片通常是移動處理器，特別是高性能移動處理器，因為它可以分攤新工藝的高成本?；谡{(diào)制解調(diào)器的支持，芯片的尺寸在近年來被不斷擴大，例如，在 7nm EUV 上構(gòu)建的麒麟 990 5G 芯片，尺寸接近 110mm2。

有人可能會認為，AMD 的 Zen2 芯片組是更適用的芯片，因為它出自非 EUV 工藝，更容易轉(zhuǎn)變?yōu)?5nm EUV。但這件事還需要一段時間，并需要通過使用高性能庫將降低密集度。

這種情況下，讓我們以臺積電工藝第一代移動處理器，100mm2 芯片中的晶粒為例。同樣，認為晶粒為正方形，缺陷率為每平方厘米 1.271 個，這時將保證 32.0% 的成品率。對于處于生產(chǎn)風險中的工藝來說表現(xiàn)是非常好了。100mm2 芯片可獲得 32.0% 的收益率，對于一些想要領(lǐng)先的早期使用者來說，已經(jīng)足夠了。（對于任何想要將這種缺陷密度與 10.35×7.37mm 的 Zen 2 芯片尺寸進行比較的人，這相當于 41.0% 的成品率。）

臺積電芯片測試：CPU和GPU頻率

當然，芯片測試出的產(chǎn)率也許就意味著什么。一個成功的芯片可能隨時處在就緒的狀態(tài)，而缺陷率從來不被納入對工藝能驅(qū)動多大功率和頻率的思考范圍內(nèi)。作為本次公開的一部分，臺積電還提供了一些測試芯片的「shmoo」電壓與頻率的關(guān)系圖作為展示。

對于 CPU，在 0.7V 時頻率為 1.5GHz，在 1.2V 時上升至 3.25GHz。
對于 GPU，在 0.65V 時頻率為 0.66GHz，在 1.2V 時上升至 1.43GHz。

有人可能會說，這些數(shù)據(jù)并不是特別有用：CPU 和 GPU 的設(shè)計存在非常大的不同，一個深度集成的 GPU 可以根據(jù)它的設(shè)計，在相同電壓下獲得更低的頻率。不幸的是，臺積電沒有透露他們用什么作為 CPU/GPU 的示例，盡管 CPU 部分通常被認為是 Arm 內(nèi)核（盡管它可能只是這么大芯片上的一個內(nèi)核）。這通常取決于流程節(jié)點的主要合作伙伴是誰。